歩留まりと設計 — DFMという妥協の技術
シミュレーションで正しく動く回路が、量産では良品にならないことがある。欠陥密度モデルとクラスタ係数、描いてよい形を制限する設計ルール、壊れる前提の冗長化、そして同じダイを別製品に切り分けるビニングまで、「性能を差し出して良品率を買う」設計の技術を前提知識ゼロから解説する。
図面としては正しいのに、量産では落ちる
家の設計図があるとします。構造計算は通っている。耐震も満たしている。図面としては完璧です。ところが現場に持っていくと、その柱の間隔ではクレーンのアームが入らない。作業員は無理な姿勢で溶接することになり、10棟建てれば何棟かは手直しが要る。
図面として正しいことと、建てやすいことは別です。そして量産では、後者のほうが原価に効きます。
半導体でも同じことが起きます。回路シミュレータの上で正しく動き、タイミング検証も通った設計が、実際にウェハに流すと想定より良品率が低い。理由ははっきりしていて、シミュレータが見ているのは設計者が描いた形なのに対し、ウェハの上にできるのは露光と現像とエッチングが再現できた形だからです。角は丸まり、線の端は縮み、狭いところは細り、近すぎるところはつながる。
この差を設計側から埋める作業の総称が DFM(Design for Manufacturability、製造容易性設計) です。核心はひとつの取引に集約されます——性能・面積・設計の自由度をいくらか差し出して、良品率を買う。だからこれは妥協の技術です。妥協という言葉には後ろ向きな響きがありますが、半導体では良品率がそのまま製品原価になるので、この妥協は利益そのものでもあります。
妥協の量を決めるには、まず欠陥のモデルが要る
どれだけ妥協するかを決めるには、「妥協しないとどれだけ落ちるか」を数で持たなければなりません。出発点は欠陥密度モデルです。
は歩留まり(作ったダイのうち良品の割合)、 はダイ1個の面積(cm²)、 は単位面積あたりの致命欠陥の数(個/cm²)です。 が「ダイ1個の上に載る欠陥の平均個数」で、 はそれが1個も載らない確率。つまり歩留まりとは、面積の分だけ欠陥のくじを引いて全部外れる確率のことです。面積を増やすと良品率は比例ではなく指数で落ちます。この式の出どころはチップはこう作られるで扱いました。
ここからが本題です。現実の歩留まりは、この式の予測よりたいてい高く出ます。 式が悲観的すぎるのです。
原因は、欠陥がウェハ上にきれいにばらけていないことにあります。塵は塊で落ち、装置の特定の位置に傷が集中し、ウェハ外周では膜が乱れる。同じ100個の欠陥でも、100枚のダイに1個ずつ散れば100枚が死にますが、20枚に5個ずつ固まれば死ぬのは20枚です。欠陥はクラスタする——このずれを織り込んだのが、負の二項分布にもとづくモデルです。
新しく出てきた はクラスタ係数で、「欠陥がどれだけ固まって落ちるか」を表す1つの数です。 が小さいほど固まっている(=同じ欠陥数でも良品が多く残る)、 を大きくしていくと式(2)は式(1)に近づいていきます。ポアソンの式は、この式の「まったく固まらない」という極端な場合だと思ってください。現場では数程度の値を実測から当てはめて使います。
この区別は大きなダイを見積もるときに効きます。ポアソンで計算すれば「採算が合わない」と過剰に悲観し、 を都合よく小さく取ればいくらでも楽観的な事業計画が書ける。 は願望ではなく、そのラインの実測から決める数字です。
そしてモデルの選択より先に、分けておくべき区別があります。歩留まりは2つの掛け算です。
はランダム歩留まり、つまり塵や粒子による偶然の不良で、これは面積の関数です。 は系統歩留まりで、設計とプロセスの相性で決まる、どのウェハでも同じように出る再現性のある落ち方を指します。ある形のパターンだけが必ず細る、ある間隔の配線だけが必ずつながる、というたぐいです。
DFMが主に相手にするのは後者です。ランダムな塵は設計では減らせません(面積を減らす以外には)。しかし系統的な落ち方は「その形を描かない」ことで消せます。新しいプロセスの立ち上げ期は系統歩留まりが支配的で、成熟するにつれてランダム側だけが残っていく——現場の歩留まり改善は、だいたいこの順に進みます。
指数が相手だと分かった時点で、設計者にできることは3つに絞られます。欠陥を踏みにくい形を描く(設計ルール)、踏んでも死なない構造にする(冗長化)、死んだものを別の製品として売る(ビニング)。順に見ていきます。
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