チップはこう作られる — ウェハから歩留まりまで

GPUもスマホの頭脳も、砂から始まる数百工程の「多層印刷」で作られる。露光・エッチング・イオン注入という基本動作から、EUVという力技、そして「大きいチップほど不良が増える」歩留まりの数学までを前提知識ゼロから解説。

砂粒の上に、都市を建てる

スマホのプロセッサにも、AIを訓練するGPUにも、指先に載る板の上に数百億個のスイッチ（トランジスタ）が敷き詰められています。当然ですが、誰かが1個ずつ組み立てているわけではありません。チップは印刷されます。それも、写真の焼き付けにとても近い方法で、数百億個をまとめて一度に。

原料はありふれた砂（二酸化ケイ素）です。そこから取り出したシリコンを、不純物が100億分の1個レベルという桁外れの純度まで精製し、巨大な単結晶の柱に育て、薄くスライスして鏡面に磨く。これが直径300mmのウェハで、すべてのチップはこの円盤の上で生まれます。

この記事では、ウェハがチップになるまでを1から追いかけ、基本動作（露光・エッチング・イオン注入）から最先端のEUV、そして半導体ビジネスの生死を握る歩留まりの数学まで到達します。

比喩: 100層の版画

多色刷りの版画を思い浮かべてください。1色ごとに別の版を彫り、同じ紙に順番に重ね刷りしていく。1枚でも位置がずれれば絵は台無しです。

チップはまさにこれで、数十層の版画です。各層で「感光材を塗る → 版を焼き付ける → 彫る → 洗う」という同じサイクルを繰り返します。版画と違うのは精度だけ。版画のズレ許容が1mmなら、チップの重ね合わせ（オーバーレイ）の許容は数ナノメートル、髪の毛の太さの1万分の1以下です。

全体の流れ: 砂からパッケージまで

旅の全体はこう進みます。

1. ウェハ製造: 砂 → 精製 → 単結晶インゴット → スライス・研磨 → 300mmウェハ
2. 前工程（FEOL）: ウェハ表面にトランジスタそのものを作り込む
3. 配線工程（BEOL）: トランジスタ同士をつなぐ銅の配線網を十数層積み上げる
4. テスト → ダイシング → パッケージ: ウェハ上で検査し、チップ（ダイ）1個ずつに切り分けて封止する

1枚のウェハには同じチップが数百個、碁盤の目状に並んで同時に作られます。工程数は全部で数百、期間は数か月に及びます。

そして数百の工程は、突き詰めるとたった4つの基本動作の繰り返しです。塗る（成膜）、焼き付ける（露光）、彫る（エッチング）、打ち込む（イオン注入）。以下、心臓部の3つを順に見ます。

露光: 光で回路を焼き付ける

まずウェハにフォトレジストという感光材を薄く塗ります。次に、回路パターンを描いた原版（レチクル）を通して紫外線を当て、レンズで4分の1に縮小してウェハに投影します。ポジ型レジストなら、光が当たった部分だけが現像液に溶けて流れ、レジストに回路の形の「窓」が開く。この窓の形の通りに、次のエッチングが下の材料を彫ります。つまり露光とは、光で型紙を作る工程です。

では、どこまで細かい模様を焼き付けられるのか。限界を決めるのがレイリーの式です。

$CD$ は描ける最小寸法（Critical Dimension）、$\lambda$（ラムダ）は光の波長、$NA$ はレンズがどれだけ広い角度から光を集められるかを表す開口数、$k_1$ はプロセスの工夫でどこまで攻められるかを表す係数です。式を日本語に読み下すと、「描ける最小の線幅は、光の波長を『レンズが光をどれだけ集められるか』で割り、プロセスの工夫の度合いを掛けたもの」。つまり線を細くする道は、波長 $\lambda$ を短くする・$NA$ を大きくする・$k_1$ を小さくするの3本しかありません。ひとことで言えば、使う光の波長より細かい模様は、素直には描けないということです。

長らく主力だったArFエキシマレーザーの波長は193nm。レンズとウェハの間を水で満たしてNAを1.35まで引き上げる液浸露光、1回で描けない密な模様を2枚以上の版に分けて刷り重ねるマルチパターニング（実質的に $k_1$ を下げる工夫）で、波長の10分の1以下の寸法まで絞り出してきました。それでも式(1)の壁は動かせず、最先端の微細化には次の力技が必要になりました。