2026-08-13·無料·11分で読めます

半導体チップはどう作られる？ウェハから歩留まりまでをわかりやすく解説

GPUもスマホの頭脳も、砂から始まる数百工程の「多層印刷」で作られる。露光・エッチング・イオン注入という基本動作から、EUVという力技、そして「大きいチップほど不良が増える」歩留まりの数学までを前提知識ゼロから解説。

要点

チップは数十層の版画のように、塗る・焼き付ける・彫る・打ち込むの4つの基本動作を繰り返して作られる。
露光の最小寸法はレイリーの式 CD = k₁λ/NA で決まり、波長より細かい模様は素直には描けない。
EUV露光は波長を193nmから13.5nmへ、14分の1に短縮する。
歩留まりは Y = e^(-A·D₀) で表され、ダイ面積が大きくなるほど指数関数で落ちる。
歩留まりへの対抗策は、冗長化、ビニング、チップレットの3つである。

出典: NVIDIA Hopper Architecture In-Depth · TWINSCAN NXT:2000i · EUV lithography systems · TWINSCAN EXE:5000

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砂粒の上に、都市を建てる

スマホのプロセッサにも、AIを訓練するGPUにも、指先に載る板の上に数百億個のスイッチ（トランジスタ）が敷き詰められています。当然ですが、誰かが1個ずつ組み立てているわけではありません。チップは印刷されます。それも、写真の焼き付けにとても近い方法で、数百億個をまとめて一度に。

原料はありふれた砂（二酸化ケイ素）です。そこから取り出したシリコンを、不純物が100億分の1個レベルという桁外れの純度まで精製し、巨大な単結晶の柱に育て、薄くスライスして鏡面に磨く。これが直径300mmのウェハで、すべてのチップはこの円盤の上で生まれます。

この記事では、ウェハがチップになるまでを1から追いかけ、基本動作（露光・エッチング・イオン注入）から最先端のEUV、そして半導体ビジネスの生死を握る歩留まりの数学まで到達します。

比喩: 100層の版画

多色刷りの版画を思い浮かべてください。1色ごとに別の版を彫り、同じ紙に順番に重ね刷りしていく。1枚でも位置がずれれば絵は台無しです。

チップはまさにこれで、数十層の版画です。各層で「感光材を塗る → 版を焼き付ける → 彫る → 洗う」という同じサイクルを繰り返します。版画と違うのは精度だけ。版画のズレ許容が1mmなら、チップの重ね合わせ（オーバーレイ）の許容は数ナノメートル、髪の毛の太さの1万分の1以下です。

全体の流れ: 砂からパッケージまで

旅の全体はこう進みます。

ウェハ製造: 砂 → 精製 → 単結晶インゴット → スライス・研磨 → 300mmウェハ
前工程（FEOL）: ウェハ表面にトランジスタそのものを作り込む
配線工程（BEOL）: トランジスタ同士をつなぐ銅の配線網を十数層積み上げる
テスト → ダイシング → パッケージ: ウェハ上で検査し、チップ（ダイ）1個ずつに切り分けて封止する

1枚のウェハには同じチップが数百個、碁盤の目状に並んで同時に作られます。工程数は全部で数百、期間は数か月に及びます。

そして数百の工程は、突き詰めるとたった4つの基本動作の繰り返しです。塗る（成膜）、焼き付ける（露光）、彫る（エッチング）、打ち込む（イオン注入）。以下、心臓部の3つを順に見ます。

露光: 光で回路を焼き付ける

まずウェハにフォトレジストという感光材を薄く塗ります。次に、回路パターンを描いた原版（レチクル）を通して紫外線を当て、レンズで4分の1に縮小してウェハに投影します。ポジ型レジストなら、光が当たった部分だけが現像液に溶けて流れ、レジストに回路の形の「窓」が開く。この窓の形の通りに、次のエッチングが下の材料を彫ります。つまり露光とは、光で型紙を作る工程です。

では、どこまで細かい模様を焼き付けられるのか。限界を決めるのがレイリーの式です。

CD = k_1 \frac{\lambda}{NA}

(1)

$CD$ は描ける最小寸法（Critical Dimension）、 $\lambda$ （ラムダ）は光の波長、 $NA$ はレンズがどれだけ広い角度から光を集められるかを表す開口数、 $k_1$ はプロセスの工夫でどこまで攻められるかを表す係数です。式を日本語に読み下すと、「描ける最小の線幅は、光の波長を『レンズが光をどれだけ集められるか』で割り、プロセスの工夫の度合いを掛けたもの」。つまり線を細くする道は、波長 $\lambda$ を短くする・ $NA$ を大きくする・ $k_1$ を小さくするの3本しかありません。ひとことで言えば、使う光の波長より細かい模様は、素直には描けないということです。

長らく主力だったArFエキシマレーザーの波長は193nm。レンズとウェハの間を水で満たしてNAを1.35まで引き上げる液浸露光、1回で描けない密な模様を2枚以上の版に分けて刷り重ねるマルチパターニング（実質的に $k_1$ を下げる工夫）で、波長の10分の1以下の寸法まで絞り出してきました。それでも式(1)の壁は動かせず、最先端の微細化には次の力技が必要になりました。

EUV: 波長13.5nmという力技

EUV（極端紫外線）露光は、波長を193nmから一気に13.5nmへ、14分の1に短縮します。式(1)の分子を直接小さくする正攻法ですが、その代償は壮絶です。

まず光を作ること自体が難題です。EUV光源は、直径数十マイクロメートルのスズの液滴を毎秒数万個飛ばし、その一粒一粒を強力なレーザーで撃ってプラズマ化し、そこから放たれるEUV光をかき集めます。

さらに厄介なことに、この波長の光はほぼあらゆる物質に吸収されます。空気にもレンズのガラスにも、です。そのため装置内部は真空で、レンズは一切使えず、モリブデンとシリコンを数十層重ねた特殊な多層膜ミラーだけで光を運びます。それでもミラー1枚あたり光の約3割が失われ、十枚前後を経由してウェハに届くのは元の数%。原版（マスク）まで反射型に変わります。この積み重ねの果てに、露光装置は1台数百億円という、産業機械として桁外れの価格になりました。現在はNAを0.33から0.55へ上げたHigh-NA EUVへの移行が進んでいます。

エッチングとイオン注入: 彫って、性質を変える

露光で開いた「窓」の通りに下の膜を削るのがエッチングです。薬液に浸す方法（ウェット）は横方向にも均等に溶けてしまうため、細く深い溝には向きません。そこで微細加工では、プラズマ中のイオンをウェハに垂直に叩きつけるドライエッチング（反応性イオンエッチング）を使い、真下にだけ彫り進む異方性を作ります。

イオン注入は、彫るのではなく材料の性質そのものを変える工程です。ホウ素やリン、ヒ素といった不純物のイオンを電界で加速し、シリコンの狙った場所に文字通り撃ち込みます。どこにどの深さでどれだけ打ち込むかで、n型・p型の領域が決まり、トランジスタの電気的な個性——たとえばMOSFETの記事で見た「水門の高さ」（しきい値電圧）——が決まります。撃ち込まれた側の結晶はボロボロに傷つくので、直後に高温で一瞬焼くアニールで結晶を修復し、不純物を定位置に収めます。

このサイクルを層ごとに数十回繰り返してトランジスタが完成し、その上に銅の配線層を積み上げれば、ウェハ上の回路は完成です。しかし作れることと儲かることの間には、歩留まりという数学が横たわっています。

歩留まりの数学: 大きいチップは指数関数的に不利

クリーンルームがどれほど清浄でも、ウェハ上には微小な塵や膜の欠陥がランダムに散らばります。単位面積あたりの致命欠陥の数を欠陥密度 $D_0$ （個/cm²）、チップ1個の面積を $A$ とします。欠陥が1個でも載ったダイは不良になるとすると、欠陥の散らばりをポアソン分布と見なして、良品率（歩留まり）はこう書けます。

Y = e^{-A \cdot D_0}

(2)

$Y$ が歩留まり（良品の割合）、 $e$ は自然対数の底です。ここで $A \cdot D_0$ は「ダイ1個の上に載る欠陥の平均個数」で、 $e^{-A \cdot D_0}$ はその大きさのダイに欠陥が1個も載らない確率を表します。つまり歩留まりとは、面積の分だけ欠陥のくじを引いて全部外れる確率のこと。ここから、面積を2倍にすると歩留まりは半分ではなく2乗になる（ $e^{-2AD_0} = (e^{-AD_0})^2$ ）ことも読み取れます。読み方は単純で、「ダイ面積が大きくなるほど、歩留まりは指数関数で転げ落ちる」。たとえば $D_0 = 0.1$ 個/cm² の工場で、1cm² の小さなチップの歩留まりは $e^{-0.1} \approx 90\%$ 。ところが露光1ショットの上限（レチクルリミット、約26×33mm）いっぱいの巨大ダイでは $e^{-0.86} \approx 42\%$ まで落ちます。同じ製造ラインでも、面積を選んだ時点で良品率の桁が決まる。最先端の巨大AIチップが高価な理由の半分は、この式です。

指数関数はもうひとつの顔でも効いてきます。数百の工程それぞれが、ごくわずかな確率でウェハを傷つけるとしましょう。1工程の成功率が99.9%でも、600工程通過すると $0.999^{600} \approx 55\%$ 。個々の工程では見えないほど小さい欠陥率が、掛け算で積み重なって半分近くを奪うのです。

FIG 1指数の曲線は n が増えると桁で伸びる。歩留まりはこの逆回転で、1工程あたり0.1%の損失でも数百工程の掛け算で指数的に膨らむ。n のスライダーを動かして、線形との差が「桁」になる瞬間を見てほしい

産業はこの数学に3つの武器で対抗しています。第一に冗長化。メモリにはあらかじめ予備の行・列を作っておき、不良箇所を予備に差し替えて救います。第二にビニング。GPUの一部の演算ユニットが不良でも、そこを無効化して下位グレード品として売ります。第三にチップレット。1枚の巨大ダイを複数の小さなダイに分割して式(2)の $A$ を小さくし、歩留まりを取り戻してからパッケージ内で高速に接合します。近年の大型プロセッサが軒並みチップレット構成なのは、設計の流行ではなく指数関数への防衛です。

コードで確かめる: 良品1個あたりのコスト

式(2)をそのままコストに翻訳してみます。

import numpy as np

def cost_per_good_die(area_cm2, d0, wafer_cost):
    wafer_area = np.pi * 15**2          # 300mmウェハ ≈ 707 cm²
    dies = wafer_area / area_cm2        # 端の欠けは無視した近似
    y = np.exp(-area_cm2 * d0)          # ポアソン歩留まりモデル
    return wafer_cost / (dies * y)

for a in [1.0, 2.0, 4.0, 8.0]:
    print(a, round(cost_per_good_die(a, d0=0.1, wafer_cost=10000), 1))

走らせると、面積を2倍にしたとき良品1個あたりのコストは2倍では済まないことが分かります。取れる個数が半分になるうえに、歩留まりも指数で下がるからです。この「面積の複利」が、チップ設計の会議で常に面積が議題になる理由です。

現場ではこう使う

この記事の内容が実務で顔を出す場面を挙げます。

リソグラフィエンジニアは、露光量（dose）と焦点（focus）を2軸に振った条件出しでプロセスウィンドウを確定し、CD-SEM（測長電子顕微鏡）で線幅を、専用計測器でオーバーレイを日々監視します。触っているのはまさに式(1)の $k_1$ の中身です。
歩留まりエンジニアは、不良ダイの位置を色分けしたウェハマップの「模様」から原因を切り分けます。外周のリング状不良は成膜や温度の面内むら、直線状の傷は搬送系、ランダム散布なら $D_0$ の悪化——模様が犯人の名札になっています。日常のツールは $D_0$ のトレンド管理とSPC（統計的工程管理）の管理図です。
設計者も無縁ではありません。物理設計のDRC（デザインルールチェック）にはマルチパターニングの分解制約が入り込み、ダイ面積の1割は式(2)経由で製品原価に跳ね返ります。
落とし穴はフィードバックの遅さです。今日の装置のわずかなドリフトは、数週間〜数か月後のテスト工程で初めて歩留まり低下として観測されます。「気づいてから直す」では仕掛かり中のウェハが全滅しかねないため、現場は統計管理で予兆を捕まえます。もうひとつ、テストをすり抜ける潜在不良は出荷後に故障として現れるため、高負荷をかけて弱い個体を先に落とすバーンインが使われます。
面接でよく問われるのは「ダイ面積を2倍にすると良品コストは何倍か」。取れ数が半分になる分の2倍に、さらに歩留まり低下が掛かるので「2倍より悪い」が答えの骨子で、式(2)から自力で導けることが期待されています。

まとめ

チップは彫刻ではなく多層印刷。塗る・焼き付ける・彫る・打ち込むの4動作を数百回繰り返す
解像度の限界は $k_1 \lambda / NA$ 。液浸とマルチパターニングで絞り出し、EUVは波長そのものを14分の1にする力技
歩留まりは面積と工程数の指数関数。チップレットもビニングも、この数学への対抗策
良品コストは「取れ数 × 歩留まり」で決まり、面積は複利で効く

こうして作られたスイッチ1個の物理はMOSFETを1からで、チップ全体を焼き尽くしかねない電力の制約は電力の物理で、完成したチップの上で演算とデータ移動がどう競うかはメモリの壁で扱っています。製造・デバイス・アーキテクチャは一続きの物語です。