2026-08-22·無料·11分で読めます

ムーアの法則の実際 — 何が終わり、何が続いているのか

「2年で2倍」は物理法則ではなく、業界が合わせに行った予定表だった。終わったのはDennardスケーリング、鈍ったのはコスト、続いているのは密度と立体化 — ムーアの法則をめぐる話を、対数のものさし・平面からGAAへの構造変遷・コストの計算まで前提知識ゼロでほどきます。

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対象textタスクhardware

「2年で2倍」は、法則ではなく予定表だった

「ムーアの法則」は重力の法則と同じ響きで使われますが、実際は法則というより時刻表です。電車が毎日きっかり同じ時刻に来れば自然の摂理のように見える。守っているのは物理ではなく、そう決めて全員が合わせているからです。

1965年、ゴードン・ムーアは1つのチップに載る部品数の推移を数点プロットし、「この調子ならしばらく毎年倍になる」と書きました。1975年に「2年で倍」へ修正されたものが今日まで引用されています。見落とされがちなのは、彼が語っていたのが部品の数とその経済性——正確には「1個あたりのコストが最も安くなる集積度」——だった点です。速度でも消費電力でもありません。

なぜ数十年も当たり続けたのか。業界が共通のロードマップを作り、各社が同じ倍加ペースを前提に投資したからです。共有された瞬間、予言は計画になりました。だから「ムーアの法則は終わったのか」には、まず「密度・電力・コストのどれの話ですか」と返す必要があります。3つは終わった時期も終わり方も違います。

まず、指数を読む道具を持つ

指数関数は線形の目盛りで描くと「長いあいだ地面を這って、ある日突然立ち上がる」ように見え、縦軸を対数にするときれいな直線になります。ムーアの法則のグラフが半世紀ぶんの直線に見えるのは縦軸が対数だからで、その傾きが倍加時間にあたります。

ここが実務で効きます。倍加時間が2年から3年に延びると、12年後は $2^6=64$ 倍のはずが $2^4=16$ 倍。グラフの見た目はほとんど変わらないのに、実物は4分の1です。「少し鈍化した」を軽く見てはいけない理由がこれです。

下の図はもともと計算量の伸びを比べる部品ですが、ここでは軸の切り替えだけを見てください。

FIG 1線形軸では「ある日突然」跳ね上がって見える曲線が、対数軸では直線に化ける。ムーアの法則のグラフが直線に見えるのは縦軸が対数だからで、その傾きが「倍になるまでの時間」にあたる

本当に終わったのは、Dennardスケーリングのほう

1974年、IBMのロバート・デナードらが微細化の「うまい話」を定式化しました。寸法を $1/\kappa$ に縮めるとき電源電圧も一緒に $1/\kappa$ にすれば、単位面積あたりの消費電力は変わらない、という主張です。

チップの動的な消費電力はこう近似できます。

P = \alpha\, C V^2 f

(1)

$\alpha$ は1サイクルで実際にスイッチする回路の割合、 $C$ は充放電される容量（電荷の入れ物の大きさ）、 $V$ は電源電圧、 $f$ はクロック周波数です。つまり「スイッチを1回動かすたびに $CV^2$ ほどのエネルギーを払い、それを1秒に $f$ 回繰り返している」ということです。電圧だけが2乗で効いています。

帳尻はこうです。寸法が $1/\kappa$ なら容量も電圧も $1/\kappa$ 、速くなるぶん周波数は $\kappa$ 倍。掛け合わせると1素子あたりの電力は $1/\kappa^3$ 、面積は $1/\kappa^2$ なので同じ面積に $\kappa^2$ 個入り、差し引きで電力密度は増えません。小さくすると、同時に、速くなり、安くなり、熱も増えない。 設計を変えずに世代を移すだけで製品が良くなる時代が、2000年代前半まで続きました。

崩れたのは電圧側です。 $V$ を下げるならトランジスタをきちんとオンにするため、しきい値電圧 $V_{th}$ も下げねばなりません。ところが $V_{th}$ を下げると、オフのはずのときに流れる漏れ電流が指数関数的に増えます。しかもその増え方には、材料でも設計でもなく熱の統計が決める下限があります。

S = \frac{kT}{q}\ln 10 \approx 60\ \text{mV/decade}\quad (300\,\text{K})

(2)

$k$ はボルツマン定数、 $T$ は絶対温度、 $q$ は電気素量。読み下すと「室温では、電流を10分の1に絞るのにゲート電圧を最低60ミリボルト動かす必要がある」。言い換えれば、しきい値を60mV下げるたびに待機時の漏れは10倍になります。この壁の出どころはMOSFETを1から — 電圧で開く水門と、リーク電流という現実で扱っています。

結果、2000年代半ばに電源電圧の低下は1V付近で足踏みし、クロック競争も止まりました。以後の性能はコア数と専用回路が担います。電力側の導出と、そこから生まれたダークシリコン（電力の都合で全回路を同時に全力で動かせない状態）は電力の物理 — なぜ電圧を下げると劇的に効くのかへ。終わったのはDennardスケーリングであって、ムーアの法則ではありません。 密度は増え続けたのに、増えたぶんを動かす電力予算が尽きた。それが2005年前後に起きたことです。

「5nm」はもう、長さではない

かつてはノード名の数字が実際のゲート長とだいたい対応していました。今は違います。「3nm」を名乗るプロセスのどこにも3ナノメートルの寸法はなく、実際のゲート長や配線ピッチは数十ナノメートルの世界です。数字は世代を区別するラベルであって物理量ではなく、会社が違えば同じ数字でも密度が違います。

代わりに見るべきは、トランジスタ密度（mm²あたり何百万個か）、SRAMビットセル面積、そして各社が公表する「同じ電力での性能改善（iso-power）」か「同じ性能での電力削減（iso-performance）」の数値です。その改善率がどちらの条件かを必ず確認してください。

さらに厄介なのは、チップの中身が均等に縮まなくなったことです。論理回路はまだ縮みますが、SRAM（キャッシュに使うメモリ）やアナログ、入出力はほとんど縮みません。近年の先端世代でSRAMセルの縮小がほぼ止まったことは学会でも報告されています。この不均一さが、後で出てくるチップレットの動機です。

平面 → FinFET → GAA: 立体にして時間を稼いだ

微細化が難しくなる物理的な理由は、ゲートがチャネルを支配しきれなくなることです。水門で言えば、平面型は水路の片側の上から板を1枚かぶせて止めている状態。水路が短くなると押さえが端まで届かず、閉めたつもりでも脇から漏れます。これが短チャネル効果です。

対策は「囲む面を増やす」でした。まずヒレのようにチャネルを立てて三方から囲むFinFET。Intelが2011年に22nm世代のトライゲートとして量産に持ち込み、他社も16/14nm世代から追随しました。次が、チャネルを薄い板状にして四方から完全に囲むGAA（ゲート・オール・アラウンド／ナノシート）です。Samsungは3nm世代でMBCFETとして採用したと発表し、IntelはRibbonFET、TSMCはN2世代でナノシートに移行すると公表しています。

狙いはどれも同じ、ゲートの支配力を取り戻してより低い電圧で、より漏らさずにオンオフすることです。副作用として、ナノシートではチャネル幅を連続的に選べず「シート何枚ぶん」という離散的な単位になります。この先にはn型とp型を縦に重ねるCFETや、電源配線をウェハ裏面へ回す裏面電源供給が控えます。いずれも平面をやめて縦へ逃げる方向です。

コストの曲線 — 「微細化すれば安くなる」が自動ではなくなった

ムーアの元の主張はコストの話でした。おおまかにはこう書けます。

\text{トランジスタ1個の単価} = \frac{\text{ウェハ1枚の価格}}{\text{良品ダイの数} \times \text{ダイ1個あたりのトランジスタ数}}

(3)

つまり「1枚の板からいくつ使える石が取れて、その石に何個スイッチが載っているか」です。分母（密度）は世代ごとに上がりますが、近年は分子も上がります。EUV露光装置の価格、露光を重ねる工程の増加、マスク一式の費用、設計と検証の人手。両方が同時に上がるので、差し引きが以前ほどきれいに下がりません。

ここは決着のついていない論点です。「28nm以降トランジスタ単価は下げ止まった」という主張と「量産が立ち上がれば依然下がっている」という反論の両方があり、公開された実コストが乏しく、量産規模・歩留まり・設計費の配賦の置き方で結論が変わります。ただ、微細化すれば自動的に安くなるという前提はもう置けない点は共通しています。

歩留まりを入れて手を動かすと感覚がつかめます（数値は仮のものです）。

def cost_per_transistor(wafer_usd, dies_per_wafer, defect_density, die_mm2, mtr_per_mm2):
    yield_ = 1.0 / (1.0 + defect_density * die_mm2)   # 単純な歩留まりモデル
    good = dies_per_wafer * yield_                     # 使えるダイの数
    transistors = die_mm2 * mtr_per_mm2 * 1e6          # MTr/mm² → 個数
    return wafer_usd / (good * transistors)

die_mm2 を2倍にしてみてください。取れるダイ数が半分になるうえ歩留まりも下がるので、単価は2倍より悪くなります。大きいチップは面積に比例する以上に高い。 欠陥密度と面積の関係はチップはこう作られる — ウェハから歩留まりまでで扱っています。

続いているもの: 密度、積層、そして専用化

密度は今も上がっています。 ペースは鈍り倍加時間は延びましたが、止まってはいません。GAAや裏面電源供給は、この直線を数世代ぶん引き延ばすための投資です。

主戦場が「1枚のダイ」から「複数のダイの束ね方」へ移りました。 メモリはDRAMを積んだHBM、フラッシュは積層数を増やした3D NAND、ロジックでは先端パッケージングが複数のダイを短く太い配線で結びます。平面で稼げないぶんを縦方向と接続で稼ぐ発想です。

チップレットが定石になりました。 縮まない部分を高価な最先端プロセスで作る必要はない、という理屈です。AMDはZen 2世代で演算部と入出力部を別プロセスに分けました。前節の式どおり、小さいダイに割れば歩留まりが上がり、部位ごとに最適な世代を選べます。

同じトランジスタを何に使うかで差がつきます。 汎用の演算器を並べるより、行列積に振り切った回路と低精度の数値表現を組み合わせるほうが、同じ電力で桁違いに多く計算できます。微細化の恩恵が細るぶんを、アーキテクチャと数値表現という上の階層で取り返しているのが現在地です。

現場ではこう使う

この話が実務に降りてくるのは、ハードウェアを選ぶとき・電力予算を切るとき・数年先のコストを見積もるときです。データセンターのキャパシティプランニング、エッジ機器の熱設計、SoCの企画、推論コストの試算——どれも「次の世代でどれだけ良くなるか」を置かないと計画が立ちません。

世代名を性能の代理指標にしない。 ベンダー資料の「性能◯%向上」は、同一電力での話か同一性能での電力削減かで意味がまるで違います。密度・SRAM面積・どちらの条件で測ったかを揃えてから比べてください。

電力の上限は面積ではなく熱で決まります。 実運用ではTDPと冷却が先に頭打ちします。電力上限を触るとき（nvidia-smi -pl、IntelのRAPL、組み込みならDVFSの設定）に思い出すべきは $P=\alpha C V^2 f$ の形です。周波数を少し下げれば動作電圧も下げられ、電圧は2乗で効くので体感以上に消費が落ちます。

将来の見積もりに「毎年安くなる」を前提として入れない。 2010年代前半の感覚で3年後の単価を外挿すると外れます。倍加時間を長め、コスト低下を横ばいに置いた保守シナリオを必ず併記してください。

落とし穴は4つ。トランジスタが増えた＝速くなると考えること——電力の都合で全回路を同時に全力で動かせません。大きいダイを軽く見ること——面積を倍にすれば単価は2倍以上です。キャッシュ容量が世代ごとに順当に増えると仮定すること——SRAMが縮まないので、キャッシュに収まる前提の性能予測は外れます。別のファウンドリの世代名を同じ物差しで比べること——定義が各社ばらばらです。

設計レビューで「ムーアの法則は終わったのか」と問われたら、定義を割って答えます。密度は鈍化しつつ継続、Dennardスケーリングは2000年代半ばに終了、コスト低減は少なくとも自動ではなくなった。そこから「だから多コア化・専用回路・チップレットが来た」まで一続きで言えると筋が通ります。

まとめ

ムーアの法則は物理法則ではなく、密度と経済についての観察であり、業界が共有した計画だった
2000年代半ばに終わったのはDennardスケーリング。しきい値電圧と60mV/decadeの壁で電圧を下げられなくなった
ノード名はもう長さではない。比較するなら密度・SRAM面積・iso-power/iso-performance
構造は平面→FinFET→GAAと立体化することで延命している
続いているのは密度・積層とパッケージング・専用化。稼ぐ場所がトランジスタから上の階層へ移った