2026-08-12·無料·10分で読めます

MOSFETを1から — 電圧で開く水門と、リーク電流という現実

CPUやGPUを埋め尽くすスイッチ・MOSFETを前提知識ゼロから。水門の比喩→しきい値電圧→サブスレッショルド漏れの式→なぜ微細化すると漏れるのかまで、電力問題の根っこを1本でつかむ。

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チップの中には、数百億個のスイッチがある

スマホのプロセッサにも、AIを訓練するGPUにも、中身を極限まで拡大するとたった1種類の部品が敷き詰められています。MOSFET（金属-酸化膜-半導体電界効果トランジスタ）という電気のスイッチです。足し算も行列積もChatGPTの推論も、最後はすべて「このスイッチをどの順番でON/OFFするか」に還元されます。

ところがこのスイッチ、理想のスイッチではありません。OFFにしたはずなのに電流が漏れるのです。この漏れ（リーク電流）こそが、スマホの電池が待機中にも減る理由であり、データセンターの電気代の一部であり、そして「半導体を小さくすれば速く安くなる」という数十年の黄金律が崩れた理由でもあります。この記事では、MOSFETの仕組みを1から組み立てたうえで、「なぜ漏れるのか」「なぜ小さくするほど漏れるのか」まで到達します。

比喩: 電圧で開く水門

MOSFETは3つの端子を持ちます。水路にたとえるとこうなります。

ソース（Source）: 水の入口
ドレイン（Drain）: 水の出口
ゲート（Gate）: 水路の途中に立つ水門

普段、ソースとドレインの間の水路は土でふさがっていて、水（電流）は流れません。ゲートに電圧をかけると水門が開き、水路がつながって水が流れます。電圧を切れば水門は閉じます。これがスイッチとしての基本動作です。

この水門には、機械のスイッチにはない美点がひとつあります。ゲート自体には（ほぼ）電流が流れないのです。門を開け閉めするのに水を消費しない。制御がタダに近いからこそ、数百億個を並べても制御コストが破綻しません。

ただし水門には泣きどころもあります。完全には閉まらないのです。閉めたつもりでも、門の下の隙間から水がじわじわ滲み出す。これが本記事の主役、リーク電流の比喩的な姿です。

仕組み: 3つの端子と1枚の絶縁膜

比喩を実体に置き換えます。p型のシリコン基板（電子が少ない土地）に、n型の領域（電子が豊富な領域）を2つ、離して埋め込みます。これがソースとドレインです。2つの間の表面にゲート酸化膜という極薄の絶縁膜を張り、その上に電極＝ゲートを載せます。

ゲートに正の電圧をかけると、絶縁膜越しの電界が基板内の電子を表面へ引き寄せます。電子が十分集まると、ソースとドレインをつなぐ電子の通り道——チャネル（反転層）——が表面に形成され、電流が流れ始めます。ゲートは絶縁膜で隔てられているので、電子を「引き寄せる」だけで自分は電流を流しません。水門を開け閉めしても水を消費しない、の正体はこの絶縁膜です。

ここで最重要のパラメータが登場します。チャネルができ始めるゲート電圧をしきい値電圧 $V_{th}$ （threshold voltage）と呼びます。教科書的には「 $V_{th}$ より上ならON、下ならOFF」——しかし現実はそれほど潔くありません。

現実のスイッチは「階段」ではない

理想のスイッチなら、ゲート電圧を横軸、電流を縦軸に取ったグラフは階段状になるはずです。 $V_{th}$ を境に電流がゼロから一気に立ち上がる。ところが実測すると、立ち上がりは滑らかな曲線で、しきい値より下でも電流は完全にはゼロになりません。この領域の電流をサブスレッショルド電流（しきい値以下電流）と呼び、次の式に従います。

I_D \approx I_0 \, \exp\!\left(\frac{V_{GS}-V_{th}}{n\,V_T}\right)

(1)

言い換えると——ドレイン電流 $I_D$ は、ゲート電圧 $V_{GS}$ がしきい値 $V_{th}$ からどれだけ下にあるかに応じて、指数関数的に小さくなる。小さくはなるが、ゼロにはならない。指数というのは「量」ではなく「比」の話で、つまりゲート電圧を同じ幅だけ下げるたびに、電流は毎回同じ倍率で割られていく、ということ。だから電流は床へ向かって割られ続けるだけで、床そのものには着きません。残りの記号は、その減り方の目盛りを決めます。 $I_0$ はしきい値付近での電流の目安、 $V_T = kT/q$ は熱電圧（ボルツマン定数×絶対温度÷電気素量。室温で約26ミリボルト）、 $n$ はデバイス構造で決まる1〜1.5程度の係数です。

なぜ漏れるのか。チャネルの入口には電子をせき止めるエネルギーの障壁があるのですが、電子は熱で常に揺すられていて、統計的に一定割合が障壁を「乗り越えて」しまうからです。門を閉めても、水面が波立っていれば波しぶきは越えてくる——そして波の高さ（温度）は、回路設計者には制御できません。

この漏れの傾きを表すのがサブスレッショルドスイング $S = n V_T \ln 10$ で、「電流を1桁減らすのに必要なゲート電圧」を意味します。式(1)に室温の $V_T$ を入れると、 $n=1$ の理想でも1桁あたり約60ミリボルト。これは材料や工夫では破れない、熱統計そのものが課す下限です（通常のトランジスタの場合。この下限を破るために動作原理ごと変えるトンネルFETなどの研究があります）。

FIG 1理想のスイッチは階段だが、現実のトランジスタの立ち上がりはこのシグモイドのように滑らか。入力（ゲート電圧に相当）をしきい値より下へドラッグしても、出力は小さくなるだけでゼロには届かない——この裾がリーク電流

なぜ「小さくするほど」漏れるのか

1970年代から半導体産業はデナードスケーリングという黄金律に乗っていました。トランジスタの寸法を縮めるとき、電源電圧としきい値電圧も同じ比率で下げる。すると速度は上がり、電力密度（面積あたりの発熱）は一定に保たれる——小さくすればするほど、速く・安く・電気も食わないチップになる、という夢の等式です。

この等式を壊したのが、いま導出した式(1)です。OFF状態（ $V_{GS}=0$ ）のリーク電流は $V_{th}$ に対して指数関数的に効きます。つまりしきい値電圧を60〜90ミリボルト下げるごとに、リークは10倍。そして分母の熱電圧 $V_T$ は物理定数と温度で決まるため、トランジスタをいくら小さくしてもスケールしません。寸法は縮められても、指数の裾は縮められないのです。

結果、2000年代半ばに $V_{th}$ の引き下げは事実上止まり、道連れに電源電圧の引き下げも止まりました。寸法だけが縮み続けたため電力密度は上昇に転じ、「チップ全体を同時にフル稼働させると焼ける」——いわゆるダークシリコンの時代に入ります。CPUのクロックが4GHz近辺で頭打ちになりマルチコア化へ舵を切ったのも、GPUの性能が事実上「電力あたり演算」で語られるようになったのも、大元をたどればこの指数関数に行き着きます。このつながりは電力の物理で詳しく扱っています。

微細化はさらに別の漏れ口も開けました。

ゲート酸化膜のトンネルリーク: 電界を保つため酸化膜を薄くし続けた結果、厚みが原子数個分に達し、電子が量子トンネル効果で絶縁膜をすり抜けるようになりました。誘電率の高い材料（high-k）で「電気的に薄く、物理的に厚い」膜を作る世代交代が2000年代後半に起きたのはこのためです。
短チャネル効果: ソースとドレインが近づきすぎると、ドレインの高電圧が障壁を横から引き下げてしまい（DIBL）、ゲートの支配力が落ちます。チャネルをヒレ状に立ててゲートで3方向から挟むFinFET、さらに全周を取り囲むGAA（ゲートオールアラウンド）へと構造が進化してきたのは、この支配力を取り戻す戦いです。

コードで感触をつかむ

式(1)を電卓代わりに叩くと、トレードオフの厳しさが数字で見えます。

import numpy as np

VT = 0.026                   # 熱電圧 kT/q（室温、単位V）
n  = 1.4                     # サブスレッショルド係数
S  = n * VT * np.log(10)     # 1桁あたり約84mV

def off_current(vth):        # Vgs=0 のときのリーク（相対値）
    return 10 ** (-vth / S)

for vth in [0.45, 0.35, 0.25]:
    print(f"Vth={vth:.2f}V  リーク x{off_current(vth)/off_current(0.45):.0f}")

しきい値を0.45Vから0.25Vへ——スイッチを速くするためにたった0.2V下げるだけで、OFF電流は約240倍になります。速度が欲しければリークを払う。この交換レートが指数であることが、あらゆる低電力設計の出発点です。

現場ではこう使う

デジタル回路の物理設計者が最も日常的にこのトレードオフを触ります。標準セルライブラリには同じ論理ゲートがマルチVt（HVT/SVT/LVTなど、しきい値違い）で複数用意されていて、合成・配置配線ツールがタイミングの厳しいパスだけ速いLVTセルに差し替え、余裕のあるパスをHVTに戻してリークを削ります（leakage recovery）。設計者が見るのはセルライブラリ（.lib）のリークテーブルと、ツールのリーク最適化オプション、そしてサインオフ時のコーナー設定です。

落とし穴は温度とコーナーの取り違えです。式(1)の $V_T$ は温度に比例するため、リークは高温で指数的に増えます。タイミングは遅いコーナー（SS・低電圧）で検証するのに、リークだけ常温のtypical値で見積もると、実機の高温待機電流が予算を数倍超える事故になります。リークの見積もりは必ず高温・FFコーナーで。組込み機器なら、データシートのスリープ電流の「typ」値は25℃前提であることに注意——車載や屋外設置では桁が変わりえます。

低消費電力設計では、リークを「減らす」のではなく電源ごと遮断するパワーゲーティングが定番です。UPF/CPFといった形式で電源ドメインを定義し、使っていないブロックをスイッチで切り離す。復帰時に状態を保持するリテンション設計を忘れると、スリープのたびにデータが飛びます。

面接の定番質問も紹介しておきます。「電源電圧はなぜ下げ続けられないのですか？」——答えの筋道は本記事そのものです。速度を保つには電源電圧と一緒に $V_{th}$ も下げる必要があるが、リークが $V_{th}$ に対して指数で増える。その傾きには室温で1桁/60mVという熱統計の下限があり、材料でもプロセスでも破れない。だから電圧スケーリングは止まり、電力が性能の上限になった——ここまで一息で言えれば十分です。

まとめ

MOSFETは「電圧で開く水門」。ゲートは絶縁されているため、制御そのものはほぼ電流を食わない
しきい値電圧 $V_{th}$ を境にONになるが、階段ではなく指数関数の裾を引く。室温では1桁あたり60mVが理論下限
$V_{th}$ を下げると速くなるがリークが指数的に増える。熱電圧はスケールしないため、微細化とともに電圧スケーリングが止まり、電力が性能の壁になった
酸化膜のトンネルリークや短チャネル効果への対策として、high-k絶縁膜・FinFET・GAAと構造が進化してきた

トランジスタの構造と動作を図でじっくり追いたい方は教科書第4章「MOSFET ── 電圧で開く水門」へ。このスイッチの物理がチップ全体の電力にどうつながるかは電力の物理、そのチップの上で演算とデータ移動がどう競うかはメモリの壁が続きになります。