2026-08-22·無料·11分で読めます

先端パッケージング — CoWoS・HBM積層がAIの律速になった

AIアクセラレータの供給を決めていたのは、最先端ロジックのウェハではなく「チップを並べて1つにまとめる工程」だった。レチクル限界と歩留まりの指数、2.5Dインターポーザ、HBMの縦積みとTSV、ハイブリッドボンディング、そして熱と反りという請求書までを前提知識ゼロで追う。

要点

チップの外側の配線をどう作るかが、帯域と消費電力と価格を決めるようになった。
現行スキャナのレチクル限界は約858 mm²で、歩留まりは面積に対して指数で落ちる。
2.5D実装は、チップ同士をインターポーザ上の極端に短く本数の多い配線でつなぐ。
HBMはDRAMを4〜16枚積みTSVで貫き、幅を1024本から2048本へ倍増して帯域を稼ぐ。
パッケージの歩留まりは各ダイの良品率と組み立て成功率の積で、熱と反りも代償になる。

出典: UCIe Specifications

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対象textタスクhardware

律速はもう「トランジスタ」ではない

AIアクセラレータが足りない、という話が続いています。詰まっているのは3nmや5nmの最先端ラインだろう、と思うところですが、繰り返し伝えられたボトルネックはそこではありませんでした。トランジスタを刻み終えたあと、できたチップを何枚か並べて1つの部品にまとめる工程——パッケージングの枠と、そこに載せるHBMの供給が、出荷量を決めていたのです。

長らくパッケージは「チップを守って端子を外に出す入れ物」でした。性能はチップの中で決まり、外側は付け足し。それが逆転したのがこの数年です。いまやチップの外側の配線をどう作るかが、帯域と消費電力と価格を決めている。半導体の話題は微細化の数字に集まりがちですが、目の前のアクセラレータの性能を決めているのは、しばしばその外側です。

ではなぜそうなったのか。出発点は「1枚のチップを大きくできない」という物理です。1枚がどう作られるかはチップはこう作られるで扱いました。この記事はその続き、「割って、並べて、積んで、つなぐ」工程の話です。

比喩: 別々のビルか、渡り廊下か

2つの部署が毎日大量の書類をやり取りする、と考えてください。置き方は3通りあります。

同じフロアに置く: 隣の席へ手渡し。速いが、1フロアの広さには限りがある
別のビルに置く: いくらでも収容できるが、書類は台車で公道を渡る。時間も人手もかかる
隣に建てて渡り廊下でつなぐ: 公道に出ず、歩いて数十歩

3つ目が2.5D実装です。チップ（ダイ）同士を、パッケージの内側で、極端に短くて極端に本数の多い配線でつなぐ。渡り廊下にあたるのがインターポーザという板で、TSMCはこの方式をCoWoS（Chip on Wafer on Substrate）と呼びます。

さらに上があります。部署を上下の階に積むのが3D実装です。床を貫くので渡り廊下より短い。ただし上の階は、下の階の熱をまともに受けます。この記事で見ていく制約のほとんどは、この比喩のどこかに対応します。

天井は2つある

素朴に考えれば、部品を分けずに全部1個の巨大なチップへ載せるのがいちばん速いはずです。配線は最短、間に境界もない。実際、設計者もそうしたい。それができないのは、性能の都合ではなく製造の物理です。天井が2つあります。

1つ目はレチクル限界。露光装置が一度にウェハへ焼き付けられる面積には上限があり、現行のスキャナでおよそ 26 mm × 33 mm、面積にして 858 mm² 前後です。これを超える回路は「1回の露光で作れるひとつの絵柄」としては存在できません。どれだけ望んでも、この線は動きません。

2つ目は歩留まりです。ウェハには欠陥がランダムに落ちるので、チップが大きいほど「1個も踏まない」確率は下がります。しかも落ち方は比例ではなく指数で、面積を2倍にすると良品率は半分ではなく2乗になる。レチクル限界が「作れない」を決めるのに対し、こちらは「作れても採算が合わない」を決めます。実務ではたいてい、後者のほうが先に効いてきます。

この2つがあるから、設計者は最初から「割って、あとで縫う」道を選びました。そして割ったあとの性能は、縫い方——つまりパッケージ——でほぼ決まります。演算器をどう並べるかより先に配線の話をしなければならなくなったのは、そのためです。

FIG 1指数の曲線は n が少し増えるだけで桁を変える。歩留まりはこの逆回しで、ダイの面積を増やすほど良品率が指数で削られていく。線形の目盛りに切り替えると差が潰れて見えるところまで含めて、「大きいチップが高い」理由がここに全部ある

歩留まりの算数: 割ると、なぜ得をするのか

欠陥がウェハ上にランダムに落ちると仮定すると、面積 $A$ のチップが欠陥を1個も踏まない確率はこう書けます。

Y = e^{-A D_0}

(1)

$Y$ は歩留まり（良品の割合）、 $A$ はチップ1個の面積、 $D_0$ は単位面積あたりの欠陥密度。「大きくすると良品率は指数で落ちる」と読みます。

つまり、チップを広くするほど「欠陥を1個も踏まない」確率が急に細っていくということです。面積を2倍にしたときに良品率が半分ではなく2乗になるのは、この式が掛け算ではなく指数で効いているからです。

欠陥密度 0.1 個/cm²、面積 8 cm² なら $Y = e^{-0.8} \approx 0.45$ 。2 cm² 4個に割れば1個あたり $e^{-0.2} \approx 0.82$ 、4個とも良品の確率は $0.82^4 \approx 0.45$ で巨大チップと同じです。

ではなぜ割るのか。良品が不良と運命を共にしなくなるから。良品どうしを後から組み合わせればよく、不良は 2 cm² 分だけ捨てればいい。ウェハ1枚から取れる製品数は、この例で約1.8倍になります。

直感: 配線を短くすると、3つ同時に得をする

エネルギー: 配線を切り替える電力は静電容量に、容量は長さにほぼ比例します。長さがそのまま電気代。長い配線には反射に耐える終端回路も要り、短くすればそれごと消えます
本数: インターポーザはチップと同じリソグラフィで配線を引くので、基板より桁違いに細かい配線が並びます
速度を上げずに済む: 帯域は「本数 × 1本あたりの速度」。本数を稼げるなら1本を無理に速くしなくてよい。広く・ゆっくりが高帯域メモリの基本方針です

2.5D: 配線だけでできたチップ

CoWoSの断面は下から、有機基板 → インターポーザ → 複数のダイ。インターポーザはトランジスタをほとんど持たない、配線とビアだけのシリコン板です。その上にロジックのダイとHBMのスタックを並べ、マイクロバンプ（数十µmピッチの微小なはんだ球）で留める。板を貫くTSV（Through-Silicon Via、シリコン貫通ビア）が電源と外部I/Oを下の基板へ降ろします。

インターポーザ自身もレチクル限界を受けますが、巨大なものが成立するのは露光を複数回に分けて継ぎ合わせる（スティッチング）からです。配線だけなら継ぎ目の精度を確保しやすい。

シリコン板は高価なので迂回路もあります。RDL方式は樹脂の上に細い再配線層を作る（安いが細かさで劣る）。局所ブリッジ方式は継ぎ目の下にだけ小さなシリコン片を埋める（IntelのEMIB）。ダイ間の規格はUCIeが標準になりつつあります。

HBM: なぜメモリを縦に積むのか

HBM（High Bandwidth Memory）は、DRAMのダイを4〜16枚積み、TSVで縦に貫き、最下段のベースダイでまとめて外へ出す構造です。これをロジックダイの隣に、同じインターポーザの上で並べます。

積む理由は容積ではなく出口です。信号を外へ出すには、縁やバンプを置ける面という有限の資源が要る。平面に並べればロジックから遠くなりますが、縦に積めば8枚分の容量が1枚分の設置面積で済みます。

B = \frac{W \times f}{8}

(2)

$B$ はスタック1個あたりの帯域（バイト毎秒）、 $W$ は信号線の本数（ビット幅）、 $f$ は1本あたりの転送レート（ビット毎秒）。8で割るのはビットをバイトに直すためです。

言い換えれば、1秒間に運べる量は「レーンの数 × 1レーンの速さ」でしかないということ。道路を広げても制限速度を上げても同じだけ流量は増える、という当たり前の関係が、そのまま帯域の式になっています。

HBMは長く $W = 1024$ 本の幅を使い、HBM4で2048本へ倍増しました。幅を倍にすれば、1本を速くしなくても帯域が倍になる。PCのメモリが64ビット幅であることを思えば異様な本数で、基板の上には引けません。ただしスペック値がそのまま出るわけではなく、実効値はアクセスパターン次第です（メモリの壁）。

3D: はんだ球をやめ、銅を直接くっつける

マイクロバンプは球なので、隣とくっつかないよう一定のピッチが要り、数十µmが実用域でした。接続密度はピッチの2乗の逆数で効きます。

ハイブリッドボンディングは球を使いません。両ダイの銅パッドと絶縁膜を鏡面まで平坦化して直接貼り合わせ、加熱して銅どうしを接合します。ピッチは10µmを切り、研究では1µm前後まで。40µmが4µmになれば密度は100倍です。TSMCのSoIC、IntelのFoveros Directがこの系統。代償は明快で、わずかな粒子や凹凸がそのまま欠陥になる——清浄度と平坦度の勝負です。

取引: 何を差し出しているのか

1. 複合歩留まり。 パッケージの歩留まりは、載せる部品すべての良品率と、接合工程の成功率の積です。

Y_{\text{pkg}} = \left(\prod_i y_i\right) \times y_{\text{asm}}

(3)

$y_i$ は各ダイの良品率、 $y_{\text{asm}}$ は組み立て自体の成功率。「弱い部品がひとつあれば全体が引きずられる」と読みます。

つまり、パッケージの成功率は、載せた部品の成功率を全部掛け合わせ、最後に組み立ての成功率を掛けたものということ。足し算ではなく掛け算なので、9割の部品を7個並べれば全体は5割を切ります。だから各ダイは載せる前に単体で選別され、これをKGD（Known Good Die、良品と確認済みのダイ）と呼びます。怖いのは失敗の時期です。ウェハ段階の損失はチップ1個分ですが、組み立て後に落ちたパッケージは、ロジックもHBMもインターポーザも道連れにする。後ろで失敗するほど、1回が高い。

2. 熱。 積むほど、下の階の熱は上を通って逃げます。DRAMは熱に弱く、規格上ある温度を超えるとリフレッシュ頻度を上げねばならず、帯域と電力を失う。HBMがロジックの真上ではなく隣にあるのは、これが大きい。

3. 反り。 シリコンと有機基板では、温度で伸びる量（熱膨張係数）が数倍違います。加熱と冷却のたびに材料は互いを引っ張り、パッケージは反る。面積が大きいほど端の変位は大きく、マイクロバンプの割れにつながります。大型化するほど、機械の問題が電気の問題を殺しにくる。

コードで見積もる

分割の利益と、部品を増やしたときの目減りは、数行で並べて見られます。

import math

def die_yield(a, d0=0.1):
    return math.exp(-a * d0)               # 面積 a[cm²] のダイの良品率

def products_per_cm2(total, n, d0=0.1):
    a = total / n                          # ダイ1個の面積
    return (1 / a) * die_yield(a, d0) / n  # 良品ダイ数 ÷ 1製品あたり必要数

def package_yield(ys, asm=0.98):
    p = asm
    for y in ys: p *= y
    return p

print(products_per_cm2(8, 1), products_per_cm2(8, 4))
print(package_yield([0.82] + [0.95] * 6))  # ロジック1個 + HBM 6スタック

設計論議も、たいていこの2つの数字の綱引きです。

現場ではこう使う

誰がいつ触るか。 SoCの物理設計者はフロアプランで「どこでダイを割るか」を決めます。この線引きはRTLの分割・テスト設計・電源設計に波及し、後から動かせません。アーキテクトは必要な帯域から逆算してHBMのスタック数を決め、それがインターポーザの面積を決めます。調達側は、ウェハ枠とは別枠でパッケージング枠とHBMの世代（HBM3E / HBM4）を押さえる必要があります。

触る言葉。 バンプピッチ（µm）、TSVのアスペクト比、インターポーザがレチクル何個分か、UCIeのプロファイル（standard / advanced）、ダイの縁1 mmあたり何GB/s出せるかというビーチフロント帯域密度、 $T_j$ （ジャンクション温度）と熱抵抗、反り（warpage、µm）。3D積層のテスト容易化にはIEEE 1838のような規格があります。

落とし穴。

割りすぎる: 細かく割るほど歩留まりは上がりますが、ダイ間の配線エネルギーとレイテンシで元が取れなくなる点が必ずある
KGDテストが甘い: 単体で拾えなかった不良は、組み立て後に周りの良品を全部道連れにして現れる
熱をダイ単体で見る: ロジックのTDPだけで組むと、隣のHBMが先に音を上げる
スペック帯域を実効帯域と思う: カタログのTB/sは幅×レートの積でしかない

まとめ

レチクル限界（約858 mm²）と、面積に対して指数で落ちる歩留まりが「1個の巨大チップ」を不可能にした
割ったダイを縫い直すのが2.5D/3D実装。インターポーザは配線専用のシリコン
HBMはTSVで縦に積み、幅で帯域を稼ぐ。1024本や2048本は、インターポーザがあって初めて引ける
代償は複合歩留まり・熱・反り。KGDテストが設計の中心に来たのはそのため

その上で演算器をどう並べるかはAIアクセラレータの設計様式で扱っています。