先端パッケージング — CoWoS・HBM積層がAIの律速になった

AIアクセラレータの供給を決めていたのは、最先端ロジックのウェハではなく「チップを並べて1つにまとめる工程」だった。レチクル限界と歩留まりの指数、2.5Dインターポーザ、HBMの縦積みとTSV、ハイブリッドボンディング、そして熱と反りという請求書までを前提知識ゼロで追う。

律速はもう「トランジスタ」ではない

AIアクセラレータが足りない、という話が続いています。詰まっているのは3nmや5nmの最先端ラインだろう、と思うところですが、繰り返し伝えられたボトルネックはそこではありませんでした。トランジスタを刻み終えたあと、できたチップを何枚か並べて1つの部品にまとめる工程——パッケージングの枠と、そこに載せるHBMの供給が、出荷量を決めていたのです。

長らくパッケージは「チップを守って端子を外に出す入れ物」でした。性能はチップの中で決まり、外側は付け足し。それが逆転したのがこの数年です。いまやチップの外側の配線をどう作るかが、帯域と消費電力と価格を決めている。半導体の話題は微細化の数字に集まりがちですが、目の前のアクセラレータの性能を決めているのは、しばしばその外側です。

ではなぜそうなったのか。出発点は「1枚のチップを大きくできない」という物理です。1枚がどう作られるかはチップはこう作られるで扱いました。この記事はその続き、「割って、並べて、積んで、つなぐ」工程の話です。

比喩: 別々のビルか、渡り廊下か

2つの部署が毎日大量の書類をやり取りする、と考えてください。置き方は3通りあります。

• 同じフロアに置く: 隣の席へ手渡し。速いが、1フロアの広さには限りがある
• 別のビルに置く: いくらでも収容できるが、書類は台車で公道を渡る。時間も人手もかかる
• 隣に建てて渡り廊下でつなぐ: 公道に出ず、歩いて数十歩

3つ目が2.5D実装です。チップ（ダイ）同士を、パッケージの内側で、極端に短くて極端に本数の多い配線でつなぐ。渡り廊下にあたるのがインターポーザという板で、TSMCはこの方式をCoWoS（Chip on Wafer on Substrate）と呼びます。

さらに上があります。部署を上下の階に積むのが3D実装です。床を貫くので渡り廊下より短い。ただし上の階は、下の階の熱をまともに受けます。この記事で見ていく制約のほとんどは、この比喩のどこかに対応します。

天井は2つある

素朴に考えれば、部品を分けずに全部1個の巨大なチップへ載せるのがいちばん速いはずです。配線は最短、間に境界もない。実際、設計者もそうしたい。それができないのは、性能の都合ではなく製造の物理です。天井が2つあります。

1つ目はレチクル限界。露光装置が一度にウェハへ焼き付けられる面積には上限があり、現行のスキャナでおよそ 26 mm × 33 mm、面積にして 858 mm² 前後です。これを超える回路は「1回の露光で作れるひとつの絵柄」としては存在できません。どれだけ望んでも、この線は動きません。

2つ目は歩留まりです。ウェハには欠陥がランダムに落ちるので、チップが大きいほど「1個も踏まない」確率は下がります。しかも落ち方は比例ではなく指数で、面積を2倍にすると良品率は半分ではなく2乗になる。レチクル限界が「作れない」を決めるのに対し、こちらは「作れても採算が合わない」を決めます。実務ではたいてい、後者のほうが先に効いてきます。

この2つがあるから、設計者は最初から「割って、あとで縫う」道を選びました。そして割ったあとの性能は、縫い方——つまりパッケージ——でほぼ決まります。演算器をどう並べるかより先に配線の話をしなければならなくなったのは、そのためです。

歩留まりの算数: 割ると、なぜ得をするのか

欠陥がウェハ上にランダムに落ちると仮定すると、面積 $A$ のチップが欠陥を1個も踏まない確率はこう書けます。

$Y$ は歩留まり（良品の割合）、$A$ はチップ1個の面積、$D_0$ は単位面積あたりの欠陥密度。「大きくすると良品率は指数で落ちる」と読みます。

つまり、チップを広くするほど「欠陥を1個も踏まない」確率が急に細っていくということです。面積を2倍にしたときに良品率が半分ではなく2乗になるのは、この式が掛け算ではなく指数で効いているからです。